Архітектурні особливості мікропроцесора КР580ИК80А

Загальні відомості

Мікропроцесорний комплект КР580 виконаний по n-канальній МОН технології і по напругам логічних рівнів узгоджується із ИС ТТЛ. Навантажувальна здатність кожного виходу БІС достатня для підключення одного входу ТТЛ (³ 1,6 мА). Вихідна ємність інформаційних і керуючих виводів БІС не більше 100 пФ. Температурний діапазон -10°С − +70°С.

Центральний процесорний елемент КР580ИК80А є функціонально закінченим однокристальним паралельним 8-розрядним мікропроцесором з фіксованою системою команд. У мікропроцесорі відсутні можливості апаратного нарощування розрядності оброблюваних даних.

Тактова частота, МГц. . . . . . . . . . . . . . . . . . . . . . . .	2,5
Обсяг пам'яті, що адресується, кбайт . . . . . . . . . . . .
Розрядність адресної шини . . . . . . . . . . . . . . . . . . .
Розрядність шини даних . . . . . . . . . . . . . . . . . . . .
Число пристроїв вводу/виводу, що адресуються	/
Число основних команд . . . . . . . . . . . . . . . . . . . . . . .
Споживана потужність, Вт . . . . . . . . . . . . . . . . . . .	1,25
Напруга живлення, В. . . . . . . . . . . . . . . . . . . . . . .	+12, +5, -5

Мікропроцесор з погляду програміста.

F

Рис. 2.4. Програмістська модель мікропроцесора

Для програміста мікропроцесор - це чорний ящик, усередині якого є доступні йому: набір регістрів загального призначення, спецрегістрів, а також прапорів, які встановлюються в результаті виконання тих або інших операцій.

На МП (мал. 2.4) зазначені акумулятор А, регістри загального призначення B, C, D, E, H, L, регістрові пари B, D, H; лічильник команд PC; покажчик стека SP; прапор переносу С (встановлюється в «1» при виникненні переносу зі старшого розряду акумулятора); прапор нульового результату Z; прапор знака S (встановлюється в «1», якщо старший розряд результату, розміщеного в акумуляторі, дорівнює 1); допоміжний перенос АС (встановлюється в «1» при переносі з молодшої тетради акумулятора в старшу); парність Р (встановлюється в «1» при парному числі одиниць у байті результату, розташованого в акумуляторі). Регістр прапорів F і акумулятор А утворять 16-розрядний регістр слова стану PSW.

Структура мікропроцесора

Допоміжні регістри W, Z, T недоступні програмістові й використовуються для зберігання проміжних даних і кодів команд при виконанні деяких операцій.

Рис.2.5. Структурна схема МП КР580ИК80А

Крім перерахованих вище регістрів і прапорів, до складу МП входять також АЛП, схема десяткова корекції, допоміжний акумулятор, дешифратор команд і формувач машинних циклів, БКС, регістр адреси зі схемами інкрементування й декрементування, буфер адреси й буфер даних.

Акумулятор і регістри загального призначення МП 8-розрядні, причому регістри можуть утворювати пари, реалізуючи, таким чином, 16-розрядні регістри. Обмін із зовнішніми пристроями й пам'яттю МП здійснює через 8-розрядні ШД.

Загальне число допустимих кодів команд для МП дорівнює 244. Для зручності деяким групам кодів команд, що виконують однотипні операції над різними даними, привласнені однакові мнемоніки. Для адресації операндів використаються наступні типи адресації: неявна, безпосередня, пряма регістрова, пряма, непряма регістрова, стекова. Включення до складу МП 16-розрядного покажчика стека дозволило реалізувати один з варіантів непрямої регістрової адресації з автозбільшенням або автозменшенням, що називається стековою і часто виділяється в окремий вид.

Засоби обміну МП КР580ИК80А

МП може здійснювати синхронний і асинхронно-синхронний обмін інформацією з пам'яттю й зовнішніми пристроями за один або кілька машинних циклів. Крім того, його підсистема переривань може ініціювати асинхронно-синхронний обмін по перериванню.

При надходженні на вхід RESET (скидання) сигналу високого рівня тривалістю не менше 3 тактів, лічильник команд РС, тригер підтвердження переривання (вихід INTE і БКС), а також тригер підтвердження захвата (вихід HDLA у БКС) скидаються, і МП починає вибірку з пам'яті команди за адресою «0».

МП виконує різні команди за різний час протягом від 1 до 5 машинних циклів (М1-М5). Перший цикл зазвичай складається з 4-5 машинних тактів, а наступні - з 3-х. Таким чином, залежно від типу виконуваного машинного циклу МП послідовно проходить стійкі стани Т1, Т2, Т3 (Т4 або Т4,Т5 для першого циклу команди), у кожному з яких перебуває протягом 1 машинного такту. Крім того МП може перебувати необмежений час у наступних стійких станах: очікування, захвата, зупину. У кожному машинному циклі в першому такті Т1 МП посилає на шину даних інформацію - «слово стану» зі структурою мал.2.6.

Рис. 2.6. Слово стану МП КР580ИК80А

D0 (INTA) - підтвердження запиту на переривання;

D1 (WO) - запис в пам’ять або вивід у зовнішній пристрій;

D2 (STACK) - операції зі стеками;

D3 (HLTA) - підтвердження зупину після виконання команди HLT;

D4 (OUT) - вивід

D5 (M1) - перший цикл команди;

D6 (INP) - ввід;

D7 (MEMR) - читання з пам'яті.

Розрізняють наступні цикли:

М1 - прийом першого байта (цикл добування команди);

М2 - читання із ЗП за адресою, розташованою в парі регістрів (BC, DE, HL) або лічильнику команд РС;

М3 - запис у ЗП за адресою, розташованою в парі регістрів (BC, DE, HL);

М4 - читання зі стека (області ЗП, на яку вказує вміст SP);

М5 - запис у стек (область ЗП, на яку вказує вміст SP);

М6 - ввід-завантаження акумулятора із зовнішнього пристрою;

М7 - вивід-збереження вмісту акумулятора в зовнішньому пристрої;

М8 - переривання-перехід на обслуговування запиту від зовнішнього джерела;

М9 - зупин;

М10 - переривання під час зупину.

Всю множину припустимих циклів МП можна умовно розбити на три групи:

· Читання (вводу) - М1, М2, М4, М6, М8, М10;

· Запису (виводу) - М3, М5, М7;

· Зупину - М9.

Цикл добування команди (М1)

У першому такті Т1, по передньому фронті F2 на виході SYNC («синхр» в 3 такті гіпотетичного МП) з'являється сигнал високого рівня, відображаючи перший такт машинного циклу.

Рис.2.7. Діаграма обмінів у циклі М1 для МП КР580ИК80А

	___

Крім того, на шині даних у цьому такті з'являється слово стану, у якого в розрядах D1, D5, D7 записані «1». По передньому фронті F2 у цьому такті на адресній шині встановлюється адреса комірки пам'яті, що надійшла у буфер адреси з лічильника команд МП. У другому такті Т2 на виході МП DBIN з'являється «1» тривалістю в 1 такт, по якому зазвичай відбувається читання пам'яті й зовнішніх пристроїв.

У третьому такті може виконуватися або завершуватися читання пам'яті, після чого ШД переходить у високоімпедансний стан. Зазвичай до Т4 уже змінюється в МП значення лічильнику команд і таким чином у ньому перебуває адреса нової команди, що надійде на ША в першому такті наступного машинного циклу.

В Т4 код команди, що надійшла в регістр команд дешифрується – визначається, скільки циклів і тактів потрібно для виконання команди, яка потім обробляється МП протягом даного або наступного такту Т5.

Якщо команда двох або трьохбайтна, то виконання її відбувається в наступних машинних циклах. У МП по передньому фронті F2 на виводах ША в такті Т4 з'являється невизначене значення, а в такті Т5 ці виводи переводяться у високоімпедансний стан.