Особенности построения цифровых узлов средств отображения информации

Буферные запоминающие устройства буквенно-цифровых СОИ

Буферные запоминающие устройства выполняются как модули ОЗУ с произвольной выборкой на основе полупроводниковых накопителей — БИС ОЗУ-Нк, объединяемых в прямоугольную матрицу из т_срядов по т_р БИС ОЗУ в каждом ряду. Такая организация должна обеспечить требуемое число ячеек памяти запоминающего устройства (ЗУ) N_ЗУ и требуемую их разрядность п. В модуль ЗУ входят также схемы согласования выходных и входных информационных и адресных сигналов и схема дешифратора адреса. Расчет модуля БЗУ производят в такой последовательности.

1) Находят требуемую разрядность п БЗУ в соответствии с выражением (1.29) и требуемое число ячеек памяти N_ЗУ в соответствии с выражением (3.19).

2) Определяют требуемое быстродействие в соответствии с (3.23) при учете времени задержки счетчика адресации t_D.счА и схем согласования по адресным входам и информационным выходам t_D.согл. Таким образом, время выборки БИС ОЗУ Нк относительно адреса должно быть

t_A ≤ β_Г(1 - α_Z )/N_з.тсf_Z - t_в.ПЗУ - t_D.cчА- t_D.согл.(4.1)

3) Выбирают тип БИС ОЗУ-Нк, обеспечивающий требуемое быстродействие, с информационной емкостью C_Нк = N_Нк×n_Нк, наиболее удовлетворяющей требованиям по емкости и организации памяти БЗУ, при заданных ограничениях по стоимости, потребляемой мощности и критерию доступности.

4) Определяют число ОЗУ-Нк в ряду матрицы накопителей т_Р,необходимое для получения требуемой разрядности ЗУ:

т_р= [п_ЗУ/п_Нк].(4.2)

5) Определяют число рядов матрицы накопителей т_с,необходимое для наращивания объема ЗУ с целью получения требуемого количества N'_ЗУ ячеек памяти:

m_с = [N_ЗУ/N_НК]. (4.3)

6) Находят общее количество БИС ОЗУ-Нк, входящих в модуль ЗУ:

m = m_сm_р. (4.4)

7) Организуют формирование информационных входных и выходных цепей модуля, для чего объединяются все одноименные информационные входы D_i и выходы Q_j БИС, входящих в один столбец матрицы накопителей. Объединение информационных входов производится непосредственно, объединение же информационных выходов зависит от типа выходных цепей БИС ОЗУ-Нк. БИС с ТТЛ-выходами, аналогичными выходами логических элементов ТТЛ, объединяются с помощью логической схемы ИЛИ (рис. 4.1, а). Выходы БИС с открытым коллектором объединяются по схеме монтажного ИЛИ (рис. 4.1, б), а выходы БИС с тремя устойчивыми состояниями объединяются непосредственно (рис. 4.1, в).

Для схем, имеющих выходы с открытым коллектором, значе­ние сопротивления нагрузки должно находиться в пределах

R_н.мин £ R_н £ R_н.макс. (4.5)

Максимальное значение R_н.макс выбирается из условия, чтобы при формировании сигнала логической единицы падение напря­жения (U_oh)на резисторе, определяемое протекающими по нему токами, не приводило к недопустимому уменьшению уровня на­пряжения логической единицы:

R_н.макс = (U_SS.мин - U_он.мин)/[I_OH + pI_IHн + (m_c - 1)I_О.ут], (4.6)

где U_он.мин- минимально допустимый уровень напряжения логи­ческой единицы; U_SS.мин- минимальное значение напряжения пи­тания; I_OH- выходные токи логической единицы БИС ОЗУ-Нк; I_IHн- входные токи логической единицы микросхем нагрузки; I_О.ут- выходные токи утечки БИС ОЗУ-Нк; р - число входов микросхем нагрузки, подключенных к одному информационному входу. Минимальное значение R_н.минвыбирают из условия, чтобы при формировании сигнала логического нуля падение напряжения на резисторе, определяемое протекающим по нему токами, обес­печило допустимый уровень логического нуля:

R_н.макс = (U_SS.макс – U_OL.макс)/[I_OL + pI_ILн + (m_c - 1)I_О.ут], (4.7)

где U_OL.макс - максимально допустимый уровень напряжения ло­гического нуля; U_SS.макс- максимальное значение напряжения пи­тания; I_OL- выходные токи логического нуля БИС ОЗУ-Нк; I_ILн - входные токи логического нуля микросхем нагрузки.

8) Организуют адресацию ячеек памяти по двухкоординатному принципу - выбор ряда матрицы накопителей осуществляется по входам выбора микросхем ВК, выбор же ячейки памяти в ряду - по адресным входам БИС. Для этого одноименные адресные входы A_i всех БИС ОЗУ-Нк объединяют. Из k = [log₂N_3У] адресных разрядов модуля ЗУ k₁ = log₂N_Нкразряд выделяют для адресации ячеек памяти в пределах одного ряда матрицы накопителей, а k₂ = (k - k₁)старших разрядов - для адресации рядов матрицы. Для реализации последней выбирают дешифратор k₂-разрядного входного кода. Каждый выход дешифратора подключается к объединенным входам выбора микросхем ВК одного ряда матрицы накопителей.

9) Определяют токовую (I_DL; I_DH)иемкостную C_D нагрузки для схем ввода информации в ЗУ с учетом того, что коэффициент разветвления для них определяется числом объединенных информационных входов БИС ОЗУ-Нк, т_с:

I_DL= т_сI_IDL; I_DH = т_сI_IDH ; C_D= m_cC_ID+C_мD, (4.8)

где I_idl, I_idh , C_D - входные токи логического нуля и логической единицы и входная емкость по одному информационному входу БИС; C_мD - монтажная емкость цепи информационного входа.

Для БИС ОЗУ с двунаправленными информационными выводами следует учитывать также входные токи микросхем нагрузки. В этом случае:

I_DL= т_сI_IDL + pI_IL, I_DH = т_сI_IDH + pI_IH, C_D = m_cC_ID + C_мD C_мQ + pC_I , (4.9)

где I_IL, I_ih, C_I - входные токи логического нуля и логической единицы и входная емкость микросхем нагрузки БЗУ; р - число входов микросхем нагрузки, подключенных к одному выходу БЗУ; C_мQ - монтажная емкость цепи информационного выхода.

10) Определяют токовые I_ql; I_Qм и емкостную C_Q нагрузки по
информационным выходам БИС ОЗУ-Нк. Для схем, имеющих выходные цепи с тремя устойчивыми состояниями,

I_QL = pI_IL+(m_c - 1)I_{Q ут} , I_H = pI_IH + (m_с - 1)I_{Q ут},

C_Q = m_г C_Q.o + pC_I + C_мQ,(4.10)

где C_Q.o - выходная емкость одного информационного выхода; C_мQ - монтажная емкость цепи информационного выхода; I_Q.ут - ток утечки невыбранного выхода.

Для микросхем с двунаправленными информационными выводами в качестве нагрузки следует учитывать также токи утечки I_O.утсхем ввода информации в БЗУ и их выходную емкость C_QО,так как они при выводе информации остаются подключенными к информационным выводам, но переводятся в высокоимпедансное состояние. В этом случае

I_ql = pI_IL + (m_с - 1)I_Q.ут+ I_O.ут

I_QH = pI_IH + (m_с - 1)I_Q.ут+ I_O.ут ; C_Q = m_сC_QO + pC_I + C_мQ. (4.11)

11) Определяют токовые (I_AL, I_AН)и емкостную (С_A)нагрузки по
выходам схем адресации с учетом того, что коэффициент разветвления для них определяют числом БИС ОЗУ-Нк в модуле т:

I_AL = mI_IA , I_AH = mI_IAH, C_A = C_IA + C_мA, (4.12)

где I_IAL, I_IAH, C_IA - входные токи логического нуля и логической единицы и входная емкость одного адресного входа БИС ОЗУ-Нк; C_мA - монтажная емкость адресной цепи.

12) Находят токовые I_DCL, I_DCH и емкостную C_DC нагрузки на
выходы дешифратора, учитывая, что коэффициент разветвления для них определяется числом БИС ОЗУ в ряду матрицы накопителей:

I_DCL = m_pI_IBKL, I_DCH = m_рI_IBKH, C_DC = m_рC_IBK + C_мBK, (4.13)

где I_IBKL, I_IBKH, C_IBK- входные токи логического нуля и логической единицы и входная емкость входа выбора микросхемы ВК; C_мBK- монтажная емкость цепи выбора микросхем.

Полученные в п.п. 9-12 нагрузки и емкости должны удовлет­ворять требованиям технических условий по нагрузке соответст­вующих микросхем. При несоблюдении этих условий необходимо включать схемы согласования.

13) Рассчитывают потребляемую мощность ЗУ:

P_SS.ЗУ = P_SS.НК + P_SS.DC + P_SS.согл, (4.14)

где P_SS.НК, P_SS.DC, P_SS.согл- мощности, потребляемые всеми БИС ОЗУ-Нк, дешифратором и схемами согласования. Потребляемая мощность в режиме «Запись/Считывание» и в режиме хранения для многих микросхем ЗУ различна. Одновременно в режиме обращения к ЗУ могут находиться m_рБИС ОЗУ, определяющие одну ячейку памяти БЗУ. Следовательно,

P_SS.НК = m_рP_SS.W/R + (m - m_р)P_SS.M , (4.15)

где P_SS.W/R , P_SS.M - мощности, потребляемые БИС ОЗУ в режимах выборки и хранения.

14) Определяют временные параметры модуля БЗУ. Для правильного выполнения функций БИС ОЗУ необходима подача сигналов по различным входам с определенными сдвигами по времени, длительностям и периодам повторения.