СХЕМЫ СРАВНЕНИЯ ЦИФРОВЫХ КОДОВ

13.1 Общие положения

Схемы сравнения кодов довольно часто встречаются в промышленных цифровых приборах, устройствах вычислительной техники, измерительных системах и служат для выявления соответствия некоторого значения цифрового кода заданному уровню. Схемы сравнения кодов условно можно разделить на две группы:

– выявляющие совпадение кодов;

– выявляющие большее число.

Схемы, выявляющие совпадения кодов, должны обеспечить выходной сигнал, равный единице, только в случае полного совпадения сравниваемых кодов. Сравниваться могут числа, заданные в двоичном и двоично-десятичном коде, имеющие одинаковое количество разрядов: А = А_n…А₂А₁А₀, В = В_n…В₂В₁В₀. Совпадение кодов означает равенство чисел во всех разрядах:

А_n = В_n, …, А₂ = В₂, А₁ = В₁, А₀ = В₀.

При сравнении двух одноразрядных кодов можно не составлять таблицу истинности, поскольку для совпадения кодов достаточно, чтобы оба разряда были равны нулю либо единице. Такую функцию реализует схема равнозначности: = А_i º В_i, а ее инверсивное значение имеет функция неравнозначности («исключающее ИЛИ»): , т.е. сумма по модулю два.

При равенстве кодов реализуется функция … , преобразуя которую по правилу де Моргана (отрицания), получим

.

Последнее выражение можно реализовать с помощью логических схем «исключающее ИЛИ» и схемы ИЛИ (рисунок 13.1). За основу взята МСХ К133ЛП5 (555, 1531, 1533 и др.), содержащая четыре 2-х входовых элемента «исключающее ИЛИ» и 4-х входовой логический элемент ИЛИ-НЕ (половина ИС К155ЛЕ3). Логический элемент ИЛИ-НЕ имеет дополнительный вход разрешения приема сигнала EI (Enable Input). Управляющий сигнал на этом входе разрешает (или запрещает) прием сигнала по каждому входу ЛЭ.

Построение схемы, выявляющей большее (или меньшее) из двух сравниваемых чисел, рассмотрим на примере сравнения двух двоичных чисел А = А_n…А₂А₁А₀, В = В_n…В₂В₁В₀. Схема должна обеспечить на выходе сигнал N, равный единице в случае, когда A > B. Если же А £ В, то сигнал на выходе такой цепи должен быть равен нулю. Для получения логической функции, которую должна реализовать схема, нужно взять за основу ячейку, сравнивающую одноразрядные коды. При этом очевидно что A_i > B_i, если A_i =1 и B_i = 0, т.е. .

Многоразрядные числа следует сравнивать следующим образом. Вначале сравнивают коды в первом, старшем разряде. Если А_n > B_n, следовательно, ,и сразу можно сделать вывод, что независимо от содержания младших разрядов

А>В. Если же в первом разряде коды совпадают, то и нужно перейти к анализу следующего разряда. Если в следующем разряде A_n–1>B_n–1, тогда 1 и, следовательно, А>B. Если же в этом разряде A_n-1 = B_n-1, то с учетом равенства бит старшего разряда получим промежуточный результат:

.

Рассуждая таким образом, получим:

; ; …

; .

Рисунок 13.1 – Cхема cравнения кодов на равенство

Если хотя бы одно значение окажется равным единице, то на выходе дизьюнктора установится высокий уровень, указывающий на то, что А>В.

Сигналы R_i, полученные по ходу решения задачи,можно использовать для реализации функции R, указывающей на равенство кодов. Если буквой М_i обозначить функцию, принимающую уровень лог.1 при А_i < В_i ( ), то формулу для R_i можно записать в следующем виде:

.

Это означает, что R_i = 1 в том случае, когда a_i = b_i.

Реализовать устройство, выявляющее большее число, можно на ЛЭ низкой степени интеграции, хотя в этом нет необходимости, поскольку в разных сериях имеются цифровые четырехразрядные компараторы. Примером могут служить микросхемы К564ИП2, К555СП1, К531СП1 (ТТЛШ), выпускаемые отечественной промышленностью.

Рисунок 13.2 – Условное графическое обозначение

ИС К564ИП2

13.2 Цифровые компараторы и их применение

Цифровые компараторы 555, 531, 561, 564 серий в функциональном отношении близки друг к другу. Они определяют равенство или неравенство сравниваемых четырехразрядных чисел, имеют дополнительные входы для наращивания разрядности. На рисунке 13.2 приведено условное графическое обозначение ИС 564ИП2. Числа, подлежащие сравнению, подаются на входы А₀ – А₃ и В₀ – В₃ (А₃ и В₃ – старшие разряды). Результаты сравнения появляются на выходах А > В, А = В, А < В. Микросхема имеет расширяющие входы А < В, А = В, А > В, что позволяет наращивать разрядность сравниваемых чисел без привлечения дополнительных элементов. Если используется только один корпус ИП2, то на вход А = В необходимо подать высокий уровень, а на вход А > В и А < В – низкиеуровни.

При каскадировании микросхем входы расширения можно использовать для программирования выполняемых функций (таблица 13.1). Для удобства описания выполняемых функций введем следующие обозначения:

A = A₃A₂A₁A₀, B = B₃B₂B₁B₀ – входные двоичные слова;

f_>, f₌, f_< – двоичный код на входах наращивания разрядности, соответственно, >, =, <.;

F_>, F ₌, F_< – сигналы на выходах микросхемы, соответственно, >, =, <.

Функции, реализуемые МСХ К564ИП2, запишутся в следующем виде:

F₌ = f₌ ´ F(A = B), F_< = F(A < B) Ú f_<´ F(A = B),

F_> = f_> [ F(A>B) Ú ].

Функции программируются с помощью входов А > В, А = В, А < В (4, 6, 5) и соответствуют таблице программирования (таблица 13.1).

Таблица 13.1 – Таблица истинности К564ИП2

На рисунке 13.3, а в качестве примера приведена схема преобразования разрядности сравниваемых чисел. На приведенном рисунке f_> = 1_, f₌ = 1, f_< = 0. Подставив эти значения в вышеприведенные формулы, получим:

F₌ = F(А = В), F_> = F(А > В), F_< = F(А < В), F_> ´ F_< = 0.

Отсюда видно, что при таком управлении МСХ соотношения «меньше», «больше» и «равно» входных четырехразрядных чисел полностью переносятся на выходные функции F_< и F_>, которые можно рассматривать как выходные одноразрядные числа.

На рисунке 13.3 показана 8-ми разрядная схема сравнения двоичных чисел, построенная их двух 4-х разрядных ИС 561ИП2. На вход А> первой МСХ (сравнение младших разрядов числа) можно подавать либо низкий, либо высокий уровень напряжения. Сигнал переноса f_{0 >} необходимо подать на вход А> второго компаратора. Из рисунка 13.3 следует, что

F₈₌ = F₄₌×F(A2 = B2),

F_8< = F(A2 < B2) V f_4< × F(A2 = B2),

F_8> = f_0> × ,

A2 = A₇ A₆ A₅ A₄, B2 = B₇ B₆ B₅ B₄.

Таблица 13.1 – Таблица истинности К564ИП2

Следовательно, функции, выполняемые схемой, соответствуют таблице 13.1.Можно построить схему последовательного включения большего числа ИС К561ИП2 для сравнения 4m-разрядных чисел, где m – число ИС. Сигналы f_< и f₌ всегда подаются на младшую ИС, а сигнал f_> – на старшую ИС (деление на младшие и старшие ИС производится в соответствии с младшими и старшими разрядами сравниваемых чисел). Входы A < B, A = B всех остальных МСХ следует соединить с одноименными выходами предыдущих, а на входы A > B подать лог. 1.

При последовательном включении ИС снижается быстродействие схем сравнения многоразрядных чисел (увеличивается задержка распространения сигнала), поэтому предпочтительнее параллельное (пирамидальное) соединение МСХ (рисунок 13.5). Интегральная МСХ К555СП1 (рисунок 13.4) выполняет функции сравнения 4-х разрядных двоичных чисел, но ее переключательные функции отличаются от ранее рассмотренных для К564ИП2.

а − четырехразрядных; б − восьмиразрядных

Рисунок 13.3 – Схемы сравнения разрядности чисел

Рисунок 13.4 − Цифровой компаратор двоичных чисел:

а − четырехразрядный компаратор ИС К555СП1; б − восьмиразрядный компаратор на двух ИС К555СП1

Переключательные функции описываются следующими выражениями: F₄₌ = f₌ ´ F(А1 = В1),

,

.

На рисунке 13.4 приведена 4-х разрядная схема и 8-ми разрядная схема сравнения двоичных чисел.

Нетрудно заметить, что наблюдается полная симметрия по отношению к операциям больше и меньше при каскадном наращивании разрядов. Функции, выполняемые ИС К555СП1, могут программироваться сигналами f_0>, f₀₌, f_0< (таблица 13.2).

Таблица 13.2 – Таблица истинности восьми разрядного

Компаратора

На рисунке 13.5 показана схема сравнения 24-разрядных двоичных чисел при параллельном включении ИС К555СП1. МСХ D2 – D5 используются для преобразования разрядности сравниваемых чисел, причем в качестве дополнительных входов используются входы наращивания разрядности A<, A>.

Соотношения «меньше», «больше» и «равно» выявляются между 5-разрядными числами A5 = ( а3 а2 а1 а0 f_0.>) и В5 = (в3 в2 в1 в0 f_0<) и полностью переносятся на выходные функции f_4> и f_4< (например, если A5 = B5, то f_4> = f_4<), которые можно рассматривать как 1-разрядные. Параллельное (пирамидальное) построение ифровых схем сравнения позволяет довести длину сравниваемых слов до 124 бит при небольших технических затратах (31 корпус ИС 555СП1). Задержка распространения сигнала будет не более 75 нс.

Рисунок 13.5 – Схема сравнения 24-разрядных двоичных чисел при параллельном включении ИС К555СП1