Використання паралельних портів введення-виводу

Як відмічено в 3.8 портів Р0.Р3 можуть використовуватися:

Як 8-розрядні паралельні порти ввода/вывода інформації;

Як 32 однорозрядних лінії ввода/вывода;

При роботі із зовнішньою пам'яттю програм і даних;

У режимі альтернативних функцій (8 ліній порту Р3);

При програмуванні і перевірці РПП.

По сигналу ”RESET” в регістри-клямки всіх портів автоматично записуються одиниці, що набудовують все 32 лінії портів на введення інформації, а вісім ліній порту Р3, окрім цього, - на режим “альтернативних” функцій.

4.2.1. Особливості роботи порту Р0

На рисунку 11 приведена спрощена структурна схема i-го розряду порту Р0, що відображає його роботу в двох основних режимах:

Робота із зовнішньою пам'яттю програм або даних;

Робота портом ввода/вывода.

Рисунок 11 – Спрощена структурна схема порту Р0 (i-го виводу)

Залежно від виконуваних в даний час команд (робота з портами або з ВП) внутрішній сигнал «управління» набуває значення: 0 - Р0 використовується як порт ввода/вывода; 1 - порт використовується для роботи з ВП.

4.2.1.1. Особливості роботи Р0 з ВП (ВПП або ВПД)

Сигнал «управління» рівний 1. Мультиплексор МХ знаходиться у верхньому положенні. На вхід інвертора і один з входів конъюнктора поступає значення i-го розряду молодшого байта адреси ВП - 1/0. Після інвертора воно набуває значення 0/1. Оскільки на іншому вході конъюнктора присутня логічна 1, то вихідний сигнал конъюнктора повторює значення i-го розряду адреси - 1/0. Таким чином, на затворах транзисторів VT1 і VT2 присутньо дві протилежні комбінації логічних сигналів:

1/0 на затворі VT1

при значенні i-го біта адреси 1/0.

0/1 на затворі VT2

У схемі використані МОН-польові транзистори з каналом типа n. Якщо на затворі такого VT логічна 1, то транзистор – відкритий, а якщо логічний 0, то – закритий. Отже, якщо в i-м біті адреси видається логічна 1, то VT1 – відкритий, а VT2 – закритий, і з i-го виведення порту 0 знімається також 1. Якщо ж в i-м біті адреси присутній логічний 0, то VT1 – закритий, а VT2 – відкритий.

З виходу при цьому знімається логічний 0. Сказане можна представити наступною таблицею 18.

Таблиця 18

Виводи порту Р0 при роботі з ВП використовуються в режимі мультиплексування: спочатку видається МБ адреси ВП, а потім через виводи видаються або приймаються дані. Видаються при роботі з ВПД, а приймаються при роботі з ВПП або ВПД. Слід звернути увагу на те, що при читанні ВПП або ВПД на нижній транзистор VT2 апаратний автоматично подається логічний 0, VT закривається і не шунтує i-й виведення Р0, через яке відбувається читання пам'яті. Відзначимо також, що при виконанні команд роботи із зовнішньою пам'яттю в тригери-клямки порту Р0 автоматично записуються логічні 1.

4.2.1.2. Особливості роботи Р0 як порти ввода/вывода

Сигнал «управління» дорівнює нулю. МХ знаходиться в нижньому положенні. На затворі VT1 постійно присутній логічний 0, і він закритий.

4.2.1.2.1. Виведення даних через Р0

Через РШД внутрішнім сигналом «запис клямки» значення i-го біта, що виводиться, запам'ятовується в тригері-клямці. При виводі логічного 0 сигналом високого рівня, що знімається з виходу тригера-клямки, транзистор VT2 відкривається (VT1 закритий постійно), і з i-го виведення порту Р0 видається логічний 0. При виводі логічною 1 сигналом низького рівня, що знімається з виходу тригера-клямки, транзистор VT2 закривається (VT1 закритий постійно), і i-й виведення Р0 виявляється «обірваним» - знаходиться в z-состоянии. Тому для виводу логічною 1 через i-й вивід, коли Р0 працює як порт ввода/вывода, необхідно включати зовнішній «підтягуючий» резистор (стоку) і i-м виведенням порту Р0 (див. Рисунок 11).

4.2.1.2.2. Введення даних через Р0

При введенні даних відповідний тригер-клямка має бути встановлений в 1. Інакше (якщо він в 0) VT2 – відкритий і шунтує i-й вивід, тобто постійно вводитиметься логічний 0. Встановити тригери-клямки в 1 можна різними способами:

сигналом «RESET» автоматично у всі тригери-клямки записуються одиниці;

при виконанні команд, що працюють з ВП (ВПП чи і ВПД), автоматично в тригери-клямки записуються одиниці;

командами, що працюють з портом Р0 в цілому;

командами, що працюють з окремими бітами Р0.

При виконанні команд «введення» виробляється внутрішній сигнал «читання виводів», який через буфер В2 передає значення i-го виведення Р0 на РШД.

4.2.1.3. Спеціальний режим використання порту Р0:

режим «читання-модифікація-запис»

У цьому режимі порт Р0 працює в тих випадках, коли при виконанні команд порт є одночасно операндом і местомом призначення результату. При цьому інформація прочитується не із зовнішніх виводів, а з тригерів-клямок. Це відбувається при виробленні внутрішнього сигналу «читання клямки» через буфер В1. Усередині мікроконтроллера відбувається модифікація вмісту i-го тригера-клямки відповідно до виконуваної команди, а потім запис нового значення назад в тригер-клямку.

Якщо прочитувати інформацію не з тригерів-клямок, а із зовнішніх виводів, то можлива помилка. Наприклад, якщо одиничний вихідний сигнал управляє якимсь потужним виконавським елементом, то цей сигнал може падати по рівню і при читанні з виведення Р0, а не з клямок, може сприйматися як логічний 0 замість логічної 1.

4.2.2. Особливості роботи порту Р1

Порт Р1 не використовується при роботі із зовнішньою пам'яттю, тому на відміну від портів P0 і P2 є "чистим" портом введення-виводу.

Структура Р1 приведена в [1] і дуже схожа на розглянуту вище схему порту Р0 (Рисунок 11).

Порт Р1 містить 8 тригери-клямок, буфери введення-виводу, декілька МОН-ТРАНЗИСТОР, один з яких виконує функцію зовнішнього ("що підтягує") резистора Rc, групу додаткових логічних елементів для підвищення швидкодії.

Порт Р1 може використовуватися в режимі "читання – модифікація – запис", який описаний при розгляді порту Р0.

Окрім застосування як порт введення-виводу порт Р1 застосовується при програмуванні і перевірці РПП (див. розділ 6).

Кожна з восьми ліній порту Р1 може програмуватися незалежно один від одного на введення або виведення інформації.

4.2.3. Особливості роботи порту Р2

Структура порту Р2 приведена в [1] і виконана аналогічно схемам Р0, Р1. Окрім введення-виводу порт Р2 використовується для видачі старшого байта адреси при роботі із зовнішньою пам'яттю, тому його схема також як і Р0 містить мультиплексор. Порт Р2 бере участь в програмуванні і перевірці РПП, може використовуватися в режимі "читання – модифікація – запис", описаному вище (4.2.1.3). Кожна з восьми ліній порту Р2 може програмуватися незалежно один від одного на введення або виведення інформації.

4.2.4. Особливості роботи порту Р3

Спрощена структура i-го виведення (i = 0, 1, ., 7) порту Р3 приведена на рисунку 13.

Рисунок 13 - Спрощена структурна схема Р3 (i-го виводу)

Р3 може працювати як двонаправлений 8-розрядний порт введення-виведення інформації або виконувати альтернативні функції.

4.2.4.1. Робота Р3 в режимі "альтернативних функцій"

Р3 може виконувати три альтернативні функції виходу і п'ять альтернативних функцій входу.

4.2.4.1.1. Виконання портом Р3 альтернативних

функцій виходу

Порт Р3 може виконувати три альтернативні функції виходу. При цьому використовуються наступні його виводи:

Р3.1 (T?D) – вихід послідовного порту, призначений для виведення послідовних даних з передавача послідовного порту;

Р3.6 (WR) – вихід, з якого знімається сигнал, - строб запису у ВПД при ви полнении команд MOVX @Ri, A; MOVX @DPTR, A;

P3.7 (RD) – вихід, з якого знімається сигнал, - строб читання з ВПД при виконанні команд MOVX A @Ri; MOVX A @DPTR.

Аби одна з 3-х ліній Р3 могла виконувати названі функції, у відповідний тригер-клямку регістра порту має бути записана логічна 1, яка з одиничного виходу тригера подається на нижній вхід конъюнктора (Рисунок 13).

Якщо значення альтернативної функції виходу 0/1, то після елементу І-НЕ воно перетвориться в 1/0 і поступає на затвор МОН-ТРАНЗИСТОР з n-каналом. Якщо на вході транзистора одиниця, то він відкритий, а якщо нуль, то – закритий. Тобто з виходу транзистора і відповідного виходу порту знімається 0/1, рівний значенню альтернативної функції.

4.2.4.1.2. Виконання портом Р3 альтернативних

функцій входу

Порт Р3 може виконувати п'ять альтернативних функцій входу. При цьому використовуються наступні його виводи:

Р3.0 (R?D) – вхід послідовного порту, призначений для введення послідовних даних в приймач послідовного порту;

P3.2 (INT0) – використовується як вхід 0 зовнішнього запиту переривання;

P3.3 (INT1) – використовується як вхід 1 зовнішнього запиту переривання;

P3.4 (T0) – вхід лічильника зовнішніх подій T/CNT 0;

P3.5 (T0) – вхід лічильника зовнішніх подій T/CNT 1.

У схемах названих п'яти ліній порту Р3 сигнал "альтернативна функція виходу" набуває одиничного значення. У тригери-клямки має бути записана одиниця. Нульовим сигналом на затворі вихідний транзистор закритий і не шунтує вхід порту.

4.2.4.2. Робота Р3 портом виводу

У трьох розрядах порту Р3: Р3.1, Р3.6 і Р3.7, використовуваних як альтернативні функції виходу, внутрішній сигнал «альтернативна функція виходу» рівний 1, якщо в даний момент не виконується команда MOVX і немає видачі даних з передавача послідовного порту. У останніх п'яти розрядах Р3 названий сигнал постійно набуває одиничного значення. В цьому випадку сигналом на виході порту управляє відповідний тригер-клямка. Якщо тригер встановлений в 1, то Р3.i = 1, а якщо тригер знаходиться в 0, то Р3.i = 0.

4.2.4.3. Робота Р3 портом введення

В цьому випадку у відповідний тригер-клямку має бути записана 1, аби вихідний транзистор був закритий і не шунтував i-й виведення порту. Внутрішнім сигналом «читання виводів» (введення) через буфер В2 сигнал, що вводиться, передається на резидентну шину даних (РШД).

Аналогічно останнім портам Р3 може використовуватися в режимі «читання-модифікація-запис», який описаний при розгляді роботи порту Р0.

Слід підкреслити, що кожен біт порту Р3 може програмуватися незалежно один від одного і використовуватися як вхід, вихід або виконувати одну з альтернативних функцій.

4.3. Застосування послідовного порту

Послідовний порт ОЕОМ може використовуватися у вигляді регістра зрушення для розширення можливостей введення-виводу або як універсальний асинхронного приемо­передатчика (УАПП) з фіксованою або змінною швидкістю послідовного обміну і можливістю дуплексного включення (тобто через послідовний порт можна приймати і передавати дані одночасно).

Послідовний порт містить наступні основні вузли (Рисунок 14): передавальний регістр зрушення; приймаючий регістр зрушення; буферний регістр приймача (SBUF), який містить буфер передавача (ПД) і буфер приймача (ПРМ).

Режим передачі:

Режим прийому:

Рисунок 14 - Спрощена структура послідовного порту

Послідовний порт працює в одному з двох режимів: передачі і прийому.

При передачі байт по резидентній шині даних (РШД) записується в буфер передавача. Імпульсами зрушення, які може формувати таймер-счетчик1 (див. розділ 4.1), дані в послідовному двійковому коді, починаючи з молодшого значущого розряду, передаються в канал зв'язку (КС).

При прийомі під дією імпульсів зрушення, які можуть бути сформовані в T/CNT 1, дані з каналу зв'язки в послідовному двійковому коді, починаючи з молодшого розряду, заповнюють регістр зрушення приймача. Після виконання необхідних перевірок прийнятий байт переписується в буфер приймача, звідки може бути прочитаний відповідною командою.

Отже, при передачі проводиться перетворення паралельного ДК в послідовний, а при прийомі – навпаки.

Послідовний порт може приймати черговий байт навіть якщо вже прийнятий до цього байт не був прочитаний з регістра приймача. Проте, якщо до закінчення прийому байт, що знаходиться в регістрі приймача, не буде прочитаний, прийнятий байт втрачається. Програмний доступ до регістрів приймача і передавача здійснюється зверненням до регістра спеціальних функцій SBUF. При записі в SBUF байт завантажується в регістр передавача, а при читанні SBUF байт читається з регістра приймача.

Прийом і видача байта даних починається з молодшого розряду і закінчується старшим розрядом. Для дозволу прийому необхідно встановити 1 в розряді REN регістра управління SCON (регістр SCON описаний в розділі 3.7).

Послідовний порт може бути запрограмований на один з чотирьох режимів приема/передачи шляхом програмування розрядів SM0 і SM1 регістра SCON. У всіх чотирьох режимах передача ініціюється будь-якою командою, яка використовує SBUF як регістра призначення (виконує операцію "Запис в SBUF"). Прийом в режимі 0 ініціюється одночасним виконанням умов REN = 1 і RI = 0 (REN і RI – розряди регістра управління SCON). У останніх режимах прийом ініціюється приходом старт-біта (нульовий рівень) при REN = 1.

4.3.1. Робота послідовного порту в режимі 0

У режимі 0 послідовний порт працює як восьмирозрядний регістр зрушення. При цьому 8 біт інформації в послідовному коді приймаються і передаються через двонаправлене виведення RXD. На виведенні TXD формується сигнал синхронізації зрушень.

Швидкість (частота) приема/передачи в режимі 0 постійна і складає fBQ/12, де fBQ – частота синхронізації ОЕОМ.

Тимчасові діаграми, що ілюструють роботу послідовного порту в режимі 0, показані на малюнках 15, 16. Всі змальовані на цих малюнках сигнали, за винятком RXD і TXD, є внутрішніми сигналами ОЕОМ.

Рисунок 15 - Передача в режимі 0

Рисунок 16 - Прийом в режимі 0

4.3.1.1. Передача в режимі 0

Передача починається будь-якою командою, яка використовує SBUF як регістра призначення (виконує операцію "запис в SBUF") (Рисунок 15).

При виконанні такої команди у фазі S6P2 виробляється внутрішній імпульс ЗАПИС В SBUF, по якому призначений до передачі байт записується в регістр зрушення передавача і запускається блок управління передачею. Внутрішня система того, що тактує ОЕОМ організована так, що між сигналом ЗАПИС В SBUF і початку передачі проходит один повний машинний цикл, після чого виробляється внутрішній сигнал ПОСИЛКА, що вирішує видачу вмісту регістра зрушення передавача на вихід RXD (виведення Р3.0 ОЕОМ) і імпульсів синхронізації зрушення (СИНХР ЗРУШЕННЯ на рисунку 15) на вихід TXD (виведення Р3.1 ОЕОМ). Сигнал СИНХР СДВІГ має низький рівень в поляганнях S3, S4 і S5 кожного машинного циклу і високий рівень в станах S6, S1 і S2. У фазі S6P2 кожного машинного циклу, в якому сигнал ПОСИЛКА активний, формується внутрішній імпульс ЗРУШЕННЯ, по якому вміст регістра зрушення передавача зрушується на одну позицію і на виході RXD виставляється черговий біт передаваної посилки. Всього формується вісім імпульсів ЗРУШЕННЯ, після чого блок управління передачею знімає сигнал ПОСИЛКА і встановлює прапор переривання передавача TI (розряд в регістрі SCON). Обоє ці дії виконуються у фазі S1P1 10-го машинного циклу після сигналу ЗАПИС В SBUF. По перериванню (TI = 1) уривається основна програма, викликається підпрограма, яка скидає прапор TI і записує черговий передаваний байт в SBUF

4.3.1.2. Прийом в режимі 0

Прийом починається при одночасному виконанням двох умов: REN = 1 і RI = 0 (Рисунок 16). У фазі S6P2 наступного машинного циклу блок управління прийомом виробляє внутрішній сигнал ПРИЙОМ, що вирішує видачу імпульсів СИНХР СДВІГ на вихід ОЕОМ TXD. Імпульси СИНХР СДВІГ міняють своє полягання у фазах S3P1 і S6P1 і синхронізують моменти вступу посилок на вхід ПРМ. Біти посилок, що приймаються, через вхід RXD поступають на регістр зрушення приймача. Стан входу RXD опитується у фазі S5P2. У фазі S6P2 кожного машинного циклу, в якому сигнал ПРИЙОМ активний, формується внутрішній імпульс ЗРУШЕННЯ і вміст регістра зрушення приймача зрушується вліво на одну позицію. Значення, яке при цьому записується в його крайній правий розряд, є значенням сигналу на вході RXD, отриманим у фазі S5P2 цього ж машинного циклу. Всього формується вісім імпульсів ЗРУШЕННЯ, після чого блок управління прийомом формує сигнал завантаження вмісту регістра зрушення приймача в SBUF. У фазі S1P1 10-го машинного циклу після запису в SCON, RI, що скинула, в 0, сигнал ПРИЙОМ скидається і встановлюється прапор переривання приймача RI (біт в регістрі SCON). Далі по RI = 1 виконується переривання основної програми, викликається підпрограма, яка скидає прапор RI і читає прийнятий байт з буфера ПРМ.

4.3.2. Робота послідовного порту в режимі 1

У режимі 1 прием/передача даних здійснюється у форматі восьмирозрядного УАПП. Через TXD передаються, а через RXD приймаються 10 біт: старт-біт (0), 8 біт даних і стоп-біт (1). При прийомі стоп-біт заноситься в біт RB8 регістра SCON. Швидкість (частота) приема/передачи визначається частотою переповнювань таймера / лічильника 1 FOV T/C1. Ця частота усередині УАПП проходить перетворення за схемою, приведеною на рисунку 17.

Рисунок 17 - Схема формування синхрочастот передачі і прийому усередині МК51 для