ПРОЕКТИРОВАНИЕ ТЕСТОПРИГОДНЫХ ЭЛЕКТРОННЫХ СРЕДСТВ, ИХ КОНТРОЛЬ И ДИАГНОСТИКА ПРИ ПРОИЗВОДСТВЕ И ЭКСПЛУАТАЦИИ

Часть информации по тестопригодности электронных средств была рассмотрена в предыдущем вопросе. В данном вопросе отметим ряд других моментов.

Анализ тестопригодности цифровой электронной схемы позволяет решать следующие задачи:

- выявлять потенциально трудные для тестирования узлы схемы (узлы с низкой управляемостью и наблюдаемостью) и модернизировать их таким образом, чтобы повысить их тестопригодность с сохранением прежних логических функций;

- оптимизировать выбор испытательных точек при использовании внутрисхемного контроля (с перемещаемыми зондами);

- принимать решение о модернизации всего узла (блока) с целью улучшения его тестопригодности.

Улучшить показатели тестопригодности той или иной схемы можно несколькими способами.

Самым простым из них является вынесение на выходной разъём электронной платы выходов тех узлов, которые имеют самые низкие показатели управляемости и наблюдаемости.

Другим способом является изменение логической структуры наиболее труднотестируемых узлов с сохранением той же логической функции.

Но самым эффективным способом является применение элементной базы более высокого уровня интеграции, что позволяет плохо тестируемые узлы погружать внутрь интегральной схемы более высокой степени интеграции. Особенно удобны в этом отношении программируемые логические интегральные схемы (ПЛИСы).

В настоящее время некоторые САПР электронных средств комплектуют подсистемой тестопригодного проектирования – DFT (Design for Test). Эта подсистема позволяет вычислять оценки управляемости, наблюдаемости и тестопригодности для разрабатываемых схем. Для проведения такого анализа в подсистему вводится полное описание проверяемой схемы на языке данной САПР.

Анализ проводится в три этапа: сначала проводится анализ управляемости каждого логического узла схемы, затем анализ наблюдаемости каждого узла и всей схемы в целом и, наконец, определяются показатели тестопригодности для каждого логического узла и всей схемы в целом. Поскольку логические узлы могут быть и комбинационными, и последовательностными (с памятью), то на каждом этапе определяется два вида показателей: комбинационные и последовательные. Определение комбинационных показателей было рассмотрено выше. Показатели же последовательного вида определяют, какое число последовательных состояний должен пройти данный логический узел (или вся электронная схема), чтобы в данной точке (на определённом логическом выходе) можно было бы получить требуемое состояние (показатель управляемости) или чтобы можно было бы на данном выходе наблюдать требуемое состояние (показатели наблюдаемости).

Однако эти подсистемы, позволяя оценить тестопригодность проектируемой схемы, не обеспечивают генерацию теста для её контроля. Поэтому в настоящее время лабораторией «Testware Lab» был разработан пакет Tw-CAD (Testware CAD), который позволяет не только определять показатели тестопригодности разрабатываемой схемы, но и рекомендует улучшения, которые надо в неё внести для улучшения тестопригодности, а для полученной в результате такого улучшения схемы генерирует тест высокого качества, обеспечивающий нужную глубину диагностики неисправностей.