Синхронні лічильники

У Розділі 7 в якості скінченних автоматів розглядалися лічильники, в яких синхросигнали та інформаційні сигнали, що записуються в тригери, розділені по входу. В таких схемах інформаційний сигнал, що записується у тригер, підготовляється одразу після встановлення попереднього значення, а синхросигнал подається паралельно на всі тригери. Час підготовки t_П – це час, який необхідно враховувати як час розповсюдження сигналу через допоміжні логічні елементи, і він завжди має величину, значно меншу, ніж час перемикання одиночного тригера. Тому швидкодія подібного типу лічильників має бути значно більшою, ніж швидкодія лічильників з послідовним переносом. Лічильники такого типу називаються лічильниками з паралельним переносом.

Виходячи з цього, розглянемо синтез синхронного лічильника з паралельним переносом з використанням JK-тригерів, який забезпечить коефіцієнт M = 8.

Таблиця станів лічильника, а також сигнали управління J та K входів тригерів приведені у табл. 8.2 (умовним позначенням * зображений байдужий стан відповідного входу).

Таблиця 8.2.

Рис.8.9.

Використовуючи карти Карно для входів J₄ , K₄ , J₂ , K₂ , J₁ , K₁ (рис. 8.9), знаходимо вирази для сигналів їх збудження. Відповідно, схема лічильника приведена на рис. 8.10.

Рис.8.10.

Узагальнюючи отриманий результат, можна стверджувати, що, якщо для лічильника з M = 2:

J₁ = 1; K₁ = 1;

для лічильника з M = 4:

J₂ = Q₁ ; K₂ = Q₁ ;

для лічильника з M = 8:

J₄ = Q₁ Q₂ = J₂ Q₂ ; K₄ = Q₁ Q₂ = K₂ Q₂ ;

то для лічильника з M = 16 матимемо:

J₈ = Q₁ Q₂ Q₄ = J₄ Q₄ ; K₈ = Q₁ Q₂ Q₄ = K₄ Q₄ .

Відповідно, для лічильника з M = N :

J_N = Q₁ Q₂ …Q_{(N – 1)} = J_{(N – 1)} Q_{(N – 1)} ; K_N = Q₁ Q₂ …Q_{(N – 1)} = K_{(N – 1)} Q_{(N – 1)} .

Для синхронних лічильників зворотного рахунку (віднімаючих) аналогічно можемо записати:

За аналогією з асинхронними лічильниками, з використанням допоміжної логіки синхронні лічильники можуть бути реверсивними.

Прикладом лічильника з паралельним переносом є мікросхема КМОН К1561ИЕ10, спрощена схема якої приведена на рис. 8.11.

Рис.8.11.

Лічильник виготовлений на D-тригерах DD4…DD7, які працюють у режимі Т-тригерів. Допоміжна логіка DD1…DD3 забезпечує швидкий доступ послідовності імпульсів, що підраховуються, до синхровходу. При подачі сигналу високого рівня на R-вхід усі прямі виходи тригерів Q₁ , Q₂ , Q₄ , Q₈ встановлюються у нульовий стан. За зрізом першого тактового сигналу вихід Q₁ тригера DD4 встановлюється в “1” і цим підготовлює доступ синхросигналу до синхровходу тригера DD5. Другий імпульс своїм зрізом встановить тригер DD4 у початковий стан, а DD5 – в “1”.

Цей процес триватиме доти, поки всі тригери не будуть встановлені у стан, при якому Q₁ = Q₂ = Q₄ = Q₈ = 1. Наступний за цим (шістнадцятий) синхроімпульс встановить всі тригери в нуль, і цикл закінчиться.

Як випливає з роботи лічильника, всі тригери сприймають імпульси вхідної послідовності практично одночасно, аналогічно відбувається зміна їх станів, що забезпечує високу швидкодію лічильника. Фактично вона визначається часом перемикання тригера і незначною, порівняно з ним, затримкою вхідної логіки.

З аналізу роботи лічильника бачимо, що перемикання кожного наступного тригера при приході чергового імпульсу має місце лише тоді, коли всі попередні тригери встановлені в “1”. Математично це можна виразити наступною формулою:

, (8.6)

де Q_in – стан i-го тригера до подачі імпульсу; p_i = Q_0n ∙ Q_1n ∙ … ∙ Q_{(i – 1)n} – узагальнений сигнал перенесення.

У розглянутих лічильниках, на відміну від пристроїв з послідовним перенесенням, напрямок рахунку не залежить від типу динамічного входу тригера, а визначається виключно тим, який з виходів тригера (прямий чи інверсний) використовується для формування сигналу перенесення. Оскільки ми впевнились, що лічильник, схема якого приведена на рис. 8.11, є додаючим, то при використанні інверсних виходів тригерів отримаємо лічильник віднімаючий. Таким чином алгоритм перемикання в реверсивних лічильниках (додавання/віднімання) залишається незмінним.

Недоліки лічильників з паралельним перенесенням полягають, перш за все, у критичності до тривалості вхідних імпульсів та їх фронтів. Тому при використанні таких пристроїв слід звертати увагу на довідкові дані по цим параметрам. Обумовлено це тим, що, незважаючи на те, що тригери лічильника перемикаються майже одночасно і час установки двійкового коду t_КУ на виході лічильника фактично визначається часом установки тригера t_T , але для підготовки до наступного перемикання необхідно, щоб пройшов деякий час, який називається часом підготовки t_П . За цей час послідовно формуються сигнали перенесення на всіх входах елементів І. Величина t_П залежить від встановленого в попередньому такті коду.

Складність практичної реалізації лічильника з великим значенням модуля М є другим їх недоліком. Це обумовлено ускладненням логіки переносу з великою кількістю входів.

Задача нарощування лічильників розв’язується декількома шляхами. Наприклад, у мікросхемі К1561ИЕ10 синхровхід запаралелюється через елемент АБО допоміжним інверсним входом . Цей вхід дає можливість організувати рахунок як за фронтом імпульсу, так і за зрізом, а при послідовному нарощуванні використовується як вхід асинхронного вводу від виходу Q₈ попереднього лічильника. Такий спосіб нарощування називається комбінованим (послідовно-паралельним).

Рис.8.12.

На практиці часто використовуються структури з комбінованим паралельно-паралельним перенесенням. Особливість такого перенесення ілюструється рис. 8.12. За аналогією зі схемою рис. 8.11, логічні елементи DD1…DD3 забезпечують паралельне перенесення від лічильників DD4…DD7. Формування сигналів перенесення CR₁…CR₄ з кожного лічильника виконують логічні елементи DD8…DD11 при умові, що виходи Q₁…Q₈ кожного з лічильників встановлені в “1”. У такій структурі лічильника швидкодія визначається часом установки коду t_КУ . Ця величина практично визначається часом установки коду в межах одного лічильника. Час підготовки t_{П max} у лічильнику визначається сумою затримок у логічних елементах І. Тому максимальна частота перемикання визначатиметься як:

. (8.7)