Схемотехнические решения

Схемотехнические решения рассматриваются отдельно для каждого блока и показывают решения, связанные с использованием конкретных микросхем.

В качестве примера описания схемотехнического решения рассмотрим фрагмент принципиальной схемы устройства, представленный на рисунке 2.4. Она представляет собой реализацию БВв (DD1.1, DD3, DD4.2, DD6, DD7, DD8, DD9) и часть схемотехнического решения БУ (DD4.1, DD2.1, DD5.1, DD5.2, DD1.2) в отношении формирования требуемого логического уровня управляющих сигналов, передаваемых на БВв, их объединения на примере объединения сигналов «ВВОДi» и «ВВОД П», а также организацию требуемой задержки (введен ЛЭ DD5.1), обеспечивающей корректную работу триггера DD4.2 и регистров.

Модуль ZВв БВв (см. функциональную схему, представленную на рисунке 2.3) реализован на элементах DD1.1 и DD3 (смотри принципиальную схему, представленную на рисунке 2.4). Элемент DD1 включен в режиме формирования логической 1 и подключен к входу 01 DD3, что обеспечивает прием информации по каналу А (внешняя шина ввода) и передачу его в канал В (внутренняя шина устройства). Входы 02-09 (А1-А7) не используются и подключены к общему. На вход 01 (А0) последовательно поступает информация с внешней шины данных (разряды вводимого числа, начиная со старшего и паритет). Инверсный вход 08 (не Е0) подключен к выходу 5 (Q) триггера DD4.1, который обеспечивает подключение БВв к внешней шине на время ввода данных и паритета.

Триггер DD4.1 включен в режиме работы по установочным входам. Управляющий сигнал «СНЯТЬ 3С ШВв» (уровень логического 0) переключает триггер в состояние 0, что обеспечивает подключение DD3 к шине ввода. В нулевом стоянии триггер находится до момента окончания ввода.

3С снимается подачей сигнала «УСТАНОВИТЬ 3С ШВв» (уровень логического 0).

Управляющие сигналы «УСТ 0» (начальный момент работы всего устройства) и «УСТАНОВИТЬ 3С ШВв» объединены логическим элементом И (DD2.1), который обеспечивает уровень логического 0 на выходе при наличии на его входах хотя бы одного 0.

Согласно условию последовательности работы устройства, управляющие сигналы «УСТ 0» и «УСТАНОВИТЬ 3С ШВв» одновременно поданы быть не могут, поэтому схемотехническое решение по исключению подачи запрещенной комбинации предусматривать не имеет смысла.

Последовательный ввод информации реализован с помощью триггера DD4.2 и регистров DD6, DD7, DD8, DD9. Причем ввод информации осуществляется вначале в триггер DD4.2 (12), а затем последовательно разряд за разрядом передается в регистры. Такое решение выполнено соединением выхода 8 DD4.2 со входом 1 DD6, выхода 10 DD6 со входом 1 DD7 и т.д. При таком схемотехническом решении после окончания ввода триггер DD4.2 будет содержать паритет, а регистры DD6, DD7, DD8, DD9 – вводимое число в соответствии с весом разряда.

Для исключения работы в переходных процессах добавлен ЛЭ.

Входы (6) разрешения параллельной загрузки РЕ (инверсные) всех регистров объединены, и на них подан уровень логического 0, что обеспечивает работу регистров в режиме последовательного ввода.

Тактовые входы 8 (С1), управляемые отрицательным перепадом (спадом) импульса регистров, объединены для организации параллельной работы, и на них подается управляющий сигнал ввода с выхода 06 элемента DD1.2.

Тактовые входы 9 (С2), управляемые отрицательным перепадом (спадом) импульса регистров, объединены, и на них подается уровень логической 1 (выход 03 DD1.1), что обеспечивает исключение работы в режиме параллельной загрузки в случае ошибочной коммутации входов РЕ.

Рисунок 2.4 – Фрагмент принципиальной схемы устройства

Т.к. тактовые входы 8 (не С1) регистров DD6- DD9 управляются отрицательным перепадом (спадом) импульса, а тактовый вход 11 (С) триггера DD4.2 управляется положительным перепадом (подъемом) импульса, то в схему добавлен элемент DD1.2, обеспечивающий согласование уровней управляющих сигналов. Данный элемент является свободным в корпусе DD1.

Элемент DD5.1 обеспечивает объединение по ИЛИ последовательно подаваемых от БУ сигналов «ВВОДi» и «ВВОДП» (уровень логической 1).

Рассмотрим схемотехническое решение реализации БУ.

Проведем анализ алгоритма работы устройства, представленного на рисунке 2.2. Из алгоритма следует:

1. для выполнения операции ввода непосредственно 16-ти разрядного числа А потребуется 16 управляющих сигналов («ВВОДi», где i – вводимый разряд числа), еще один сигнал требуется для ввода паритета. Т.о., для организации операции ввода требуется 17 управляющих сигналов;

2. устройство работает циклически до обработки всего количества заданных чисел;

3. если произошла ошибка при вводе числа, то устройство выходит в режим «ОСТАНОВ» и последующие действия не выполняются.

Организация работы БУ может быть осуществлена различными способами. В примере предлагается решение, представленное фрагментом принципиальной схемы, изображенным на рисунке 2.5. В данном фрагменте содержатся обозначения DDN в связи с тем, что вся принципиальная схема не рассматривается.

БУ строится на базе счетчиков и дешифраторов. В качестве дешифратора выбирается дешифратор на 16 выходов, что обеспечивает формирование 16 управляющих сигналов. Для организации «запоминания» ситуации (например, начинается ввод следующего числа на обработку) и ее обработки (формирование требуемого управляющего сигнала) используются триггеры и комбинационные схемы.

БУ условно разбит на основной модуль, вспомогательный модуль и счетчик циклов.

Рисунок 2.5 – Фрагмент принципиальной схемы

Основной модуль обеспечивает формирование и выдачу всех сигналов управления (кроме сигналов ввода шестнадцати разрядов числа и анализа окончания обработки всех чисел, количество которых заданно переключателями), циклическую работу по обработке N чисел (передача управления на вспомогательный модуль и счетчик циклов), анализ ошибки ввода, вывод устройства в режим «ОСТАНОВ», управление индикацией ошибки ввода и т.д. Он реализован на счетчике DDN6, дешифраторе DDN8 и вспомогательных элементах.

Счетчик DDN6 выбран с установочными входами для организации циклической работы по обработке следующего из N чисел (часть БУ, обеспечивающая анализ количества обработанных устройством чисел на фрагменте принципиальной схемы не представлена). Обработка следующего числа должна начинаться с его ввода в БВв. Если необходимо ввести новое число, требуется выполнить последовательность действий, начиная с действия, выполняемого управляющим сигналом «СНЯТЬ 3С ШВв», что соответствует состоянию счетчика 1 (активный вывод 02 DDN8), т.е. необходимо пропустить сигнал «УСТАНОВКА В 0)». Работа счетчика в режиме установки начальных данных (вход РЕ) по входам D0-D3 организована с помощью элемента DDN1.3 и подачи на вход РЕ (вывод 11) управляющего сигнала «≠0», представленного на функциональной схеме устройства (рисунок 2.3).

Кроме режима установки начальных данных, обеспечивается работа счетчика DDN6 в режиме счета «+1» (вывод 05).

Триггер DDN2.1 обеспечивает запрещение поступления тактовых импульсов от ГТИ на счетчик DDN6 в момент работы вспомогательного модуля управления, который обеспечивает ввод 16-ти разрядного числа.

Триггер DDN13.1 обеспечивает сохранение П_расч, которое можно определить при помощи элемента «исключающее ИЛИ» (иначе четверть-сумматор). Данное схемотехническое решение в пособии не рассматривается.

Элемент DDN5.1 обеспечивает сравнение паритетов П_расч и П_вв: если паритеты совпадают (П_расч = П_вв = 0 или П_расч = П_вв = 1), то вывод 3 элемента DDN5.1 (исключающее ИЛИ) равен 0.

Управляющий сигнал «СРАВНИТЬ ПАРИТЕТЫ» (уровень логического 0), сформированный на выводе 8 DDN8, с помощью ЛЭ DDN3.2 преобразован в уровень логической 1.

Комбинационная схема, организованная на ЛЭ DDN3.2, DDN4.4, DDN3.3 и триггере DDN13.2, обеспечивает перевод основного модуля управления в режим остановки по инверсным входам Е0, Е1 DDN8. При подаче на вход 13 (неR) триггера DDN13.2 уровня логического 0 он устанавливается в нулевое состояние, а значит на входы Е0, Е1 DDN8, которые соединены с выходом не Q триггера, поступает уровень логической 1, что обеспечивает запрещение работы дешифратора до момента подачи сигнала «УСТ 0».

Для организации ввода 16-ти разрядного числа используется вспомогательный модуль, организованный на элементах DDN1.2, DDN3.3, DDN5.1, DDN7, DDN2.2. Вспомогательный модуль БУ запускается только для обеспечения ввода 16-ти разрядного числа.

Вывод 12 DDN7 соединен со входом 01, что обеспечивает организацию 4-х разрядного счетчика.

Триггер DDN2.2 обеспечивает включение дешифратора DDN9 и его отключение после формирования 16 управляющих сигналов ввода. Включение дешифратора обеспечивает сигнал с выхода 03 DDN8, этот же сигнал обеспечивает установку счетчика DDN7 в состояние 0; тем самым формируется первый сигнал «ВВОД 1» – ввод первого старшего разряда числа.

Сигнал с выхода 04 DDN8 обеспечивает перевод триггера DDN2.1 в состояние логической 1.

Состояние 1 триггера DDN2.1 обеспечивает поступление тактовых импульсов на счетный вход счетчика DDN7 (элементом DDN5.1).

Элемент DDN4.1 обеспечивает запрет пропуска тактовых импульсов на вход «+1» DDN6. Счетчик DDN6 хранит текущее состояние до окончания ввода числа.