Многоразрядный сумматор последовательного действия

Операцию сложения двух многоразрядных слов можно реализовать с использованием только одного одноразрядного сумма­тора. Этот сумматор последовательно разряд за разрядом, начи­ная с младшего, выполняет операцию сложения в соответствую­щих разрядах. Однако получаемое таким образом упрощение аппаратных средств приводит к существенному снижению быстро­действия устройства.

Рис. 6. Структурная схема многоразрядного сумматора последовательного действия.

Рассмотрим приведенную на рис. 18.6 типовую схему много­разрядного сумматора последовательного действия.

Для реализации такого устройства необходимы три сдвиговых регистра, один D-триггер и один одноразрядный сумматор. При этом входы синхронизации одного из регистров и D-триггёра должны быть инверсны соответствующим входам двух оставших­ся сдвиговых регистров.

В общем случае регистры могут не являться собственно при­надлежностью устройства, Два из них необходимы для хранения кодов слагаемых и последовательной поразрядной подачи их на входы одноразрядного сумматора. Третий используется для приема результата в последовательной форме.

Рассмотрим работу данной схемы. Для суммирования двух ко­дов они предварительно должны быть записаны в сдвиговые ре­гистры DD1 и DD2. При этом неважно. каким образом (парал­лельным или последовательным) это выполняется. Главным тре­бованием является такое размещение кода в разрядных схемах регистров, при котором в его старшие разряды Q_n записываются сигналы лог. 0, в разряды Q_n~1 – младшие разряды кодов слагае­мых и т. д. (табл. 18.3).

Следовательно, для сложения двух n-разрядных кодов необхо­димы (n+1)-разрядные регистры. Указанные условия размеще­ния должны выполняться при использовании регистров, сдвигаю­щих влево.

Перед выполнением операции D-триггер должен быть сброшен. Состояние разрядных схем регистра DD5 приема результата – безразличное.

Суммирование требует подачи на тактовый вход устройства n импульсов синхронизации. Причем начальный перепад первого-импульса синхронизации должен быть активным для входов С ре­гистров DD1 и DD2 хранения кодов слагаемых.

По фронту импульса синхронизации на выходах Q_n сдвиговых регистров DDl и DD2 появляются значения младших разрядов кодов слагаемых (х₀ и у₀). Так как на выходе Q D-триггера DD3 присутствует нулевой сигнал, на выходе одноразрядного сумма­тора DD4 через время t_0Σ будут сформированы сигналы суммы и переноса для младших разрядов. По срезу импульса синхрониза­ции полученные значения перепишутся соответственно в младший разряд сдвигового регистра DD5 и D-триггер DD3. Таким обра­зом, к приходу следующего импульса синхронизации в D-триггере будет храниться сигнал переноса, полученный при суммировании младших разрядов исходных кодов, а в разряде Q₀ сдвигового ре­гистра DD5 – младший разряд суммы.

Фронт второго импульса синхронизации перепишет из Q_n-1 раз­рядов сдвигающих регистров DDI и DD2 на входы одноразрядного сумматора значения сигналов вторых разрядов кодов слагае­мых (х₁ и у₁). Совместно с сигналом переноса, снимаемым с вы­хода D-триггера, это приведет к формированию на его выходах новых .значений сигналов суммы и переноса, которые по срезу импульса синхронизации перепишутся соответственно в сдвиговый регистр DD5 и D-триггер DD3.

Таким образом, по фронту каждого импульса синхронизации на входе одноразрядного сумматора будут последовательно по­являться значения разрядов кодов слагаемых, начиная с млад­шего, и сигналы переноса от результата сложения предыдущих разрядов. По каждому срезу импульса синхронизации значение новой суммы переписывается в выходной сдвиговый регистр, а зна­чение сигнала переноса, которое необходимо учесть в следующем разряде, запоминается в D-триггере. После окончания n-го им­пульса синхронизации результат сложения будет храниться в ре­гистре DD5. Причем в его старшем разряде будет находиться младший разряд результата.

Согласно описанному алгоритму, минимальное время суммиро­вания в данной схеме для двух n-разрядных кодов определяется выражением

t_peз = 6nt_{3 р} (18.11)

При суммировании 4-разрядных кодов, это время в два раза больше, чем полученное при использовании описанного в преды­дущем разделе параллельного сумматора. Из описанного алго­ритма работы следует, что- сложность технической реализации по­следовательного сумматора не зависит от разрядности кодов сла­гаемых.

При увеличении разрядности кодов слагаемых проигрыш в быстродействии и выигрыш в простоте технической реализации будут увеличиваться. Поэтому применение многоразрядных сум­маторов последовательного действия оправдано лишь в тех случаях, когда определяющим фактором является требование максимального упрощения технической реализации устройства при предъявлении низких требований к его быстродействию. Приме­ром такого устройства является калькулятор